ELECTRICAL ENGINEERING: Laporan Akhir 1

Menuju Akhir

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1.Jurnal (BACK)

2. Alat dan Bahan (BACK)

1. Module D'Lorenzo

-Panel DL 2203C

-Panel DL 2203D

2. Jumper

connector (penghubung) sirkuit elektrik yand digunakan untuk menghubungkan atau memutus hubungan pada suatu sirkuit

3. IC 74LS112 (JK filp flop)

4. Switch (SW-SPDT)

Switch

5. Power Supply

6. Logicprobe atau LED

Logic Probe

3. Rangkaian Simulasi (BACK)

4. Prinsip Kerja Rangkaian

Pada percobaan 1 ini, menggunakan rangkaian counter asyncronous, dimana vcc mengaliri switch SPDT ketika switch SPDT berlogika 1, dan juga mengaliri input J dan K pada Flip Flop yang pertama dan input CLK dihubungkan ke clock. arus dari SPDT dialirkan menuju setiap input RS pada setiap flip flop dan input JK pada setiap flip flop berikutnya. sedangkan input CLK pada setiap flip flop setelah flip flop pertama dihubungkan dengan input Q atau pun Q' Flip Flop sebelumnya, sehingga perubahan logic probe pada setiap outpiakan bergulir.

Ketika CLK Flip flop dihubungkan ke Q flip flop sebelumnya maka akan terangkai counter UP, dimana Logic Probe akan berubah dari nilai desimal terkecil (0) hingga ke nilai desimal maksimal

Ketika CLK Flip flop dihubungkan ke Q' flip flop sebelumnya maka akan terangkai counter Down, dimana Logic Probe akan berubah dari nilai desimal maksimal hingga ke nilai desimal terkecil.

5. Video Rangkaian (BACK)

6. Analisa (BACK)

1. Analisa output percobaan berdasarkan IC yang digunakan

jawab:

Pada percobaan ini dengan IC yang digunakan adalah 74LS48. Untuk output yang dihasilkan , pada sevent segment terlihat bahwa output yang dihasilkan dalam bentuk biner dan dihitung secara berurut dari 0-15. Karna pada percobaan ini menggunakan 4 flip-flop . IC menghitung berdasarkan keadaan pada flip-flop. Hitungan output dimulai dari 0000(0) sampai dengan 1111(15) secara berurut

2. Analisa sinyal output yang dilakukan JK-flip-flop Kedua dan Ketiga

jawab:

sinyal output pada JK flip-flop kedua dan ketiga itu, disaat JK flip-flop pertama berpindah dari keadaan 1 ke keadaan 0 maka JK fli-flop kedua akan tertrigger dan JK flip-flop kedua outputnya akan menjadi 1 dan akan kembali ke posisi 0 ketika terjadi perubahan dari JK flip-flop saat keadaan dari 1 ke 0 (JK flip-flop kedua jadi 0) dan ketika JK flip-flop 2 berubah dari 1 ke 0 itu akan mentrigger JK flip-flop ketiga sehingga berlogika 1 (output) dan keadaan pada JK flip-flop ketiga akan berubah ketika JK flip-flop kedua mengalami perpindahan dari 1 ke o lagi dan begitu seterusnya, sehingga JK flip-flop ketiga dipengaruhi oleh JK flip-flop pertama dan kedua, sedangkan JK flip-flop kedua dipengaruhi oleh JK flip-flop pertama.

ELECTRICAL ENGINEERING

Laporan Akhir 1

Tidak ada komentar:

Posting Komentar

Laporkan Penyalahgunaan