Pada bagian JK flip-flop, arus mengalir dari power ke B1 dan ke set. Arus mengalir dari power ke B2 dan ke input J. Arus mengalir dari power ke B4 dan ke input K. Arus tidak mengalir dari B0 ke reset, karna B0 dihubungkan ke ground sehingga Reset aktif( Reset aktif ketika LOW) . CLK diberi sinyal clock. Pada input J berlogika 1 dan pada input K juga berlogika 0. Maka pada output yang dihasilkan akan berada pada kondisi reset 0 pada Q dan 1 pada Q^. Pada keadaan ini reset aktif (aktif LOW), ketika nilai J dan K di beri perlakuan yang sama maupun berbeda, dimana untuk nilai J dan K itu diubah-ubah. Nilai output yang dihasilkan akan selalu berada pada nilai 0 dan 1 atau RESET.
Pada bagian D flip-flop, arus mengalir dari power ke S. Untuk D(B5) dan R dihubungkan ke ground atau berlogika 0. CLK diberi sinyal clock. Sehingga pada rangkaian D flip-flop saat dijalankan nilai dari output yang dihasilkan pada Q=0 dan Q^=1 dimana pada kondisi ini merupakan kondisi RESET. ketika nilai D diubah-ubah dari 0 ke 1 atau dari 1 ke 0 nilai dari output tetap dalam keadaan RESET, karna pada set memiliki logika 1 atau dihubungkan pada power sehingga set tidak aktif ( set aktif LOW), sedangkan reser memiliki logika 0 atau dihubungkakn pada ground sehingga reset aktif(aktif low).
Tidak ada komentar:
Posting Komentar